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填空題

VHDL的客體，或稱(chēng)數(shù)據(jù)對(duì)象包括了常數(shù)、（）和（）。

答案：變量variable；信號(hào)signal

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在一個(gè)實(shí)體的端口方向說(shuō)明時(shí)，輸入使用in表示，那么構(gòu)造體內(nèi)部不能再使用的輸出是用（）表示；雙向端口是用inout表示；構(gòu)造體內(nèi)部可再次使用的輸出是用buffer表示；

答案： out

一個(gè)完整的VHDL語(yǔ)言程序通常包含（），結(jié)構(gòu)體（architecture），配置（configuration），包集合（package）和庫(kù)（library）5各部分。

答案：實(shí)體（entity）